Estado: VIGENTE / 2011-09-01
Normalización mecánica de dispositivos semiconductores. Parte 6-17: Reglas generales para la preparación de los diseños de los paquetes de dispositivos semiconductores de montaje en superficie. Guía de diseño para paquetes en pila. Matriz de rejilla de bola de paso fino y matriz de rejilla de nodo de paso fino (P-PFBGA and P-PFLGA) (Ratificada por AENOR en septiembre de 2011.)